삼성, 아파트처럼 쌓은 로직 반도체… 전력 효율·연산 ‘업’

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3D 적층 트랜지스터 최초 구현

같은 면적서 공간 차지 절반으로
더 많은 트랜지스터 집적 가능해
양산 땐 전력 효율·성능 2배 향상
게이트 간격 42나노미터 ‘초소형’
반도체학회 ‘베스트 페이퍼’ 선정

삼성전자가 17일 반도체연구소 로직 TD팀이 게이트 피치 42나노미터(㎚) 수준의 3차원(3D) 적층 트랜지스터 구조를 세계 최초로 구현해 ‘2026 VLSI 심포지엄’에서 ‘베스트 페이퍼’로 선정됐다고 밝혔다. 사진은 권욱현(오른쪽 네 번째) 마스터가 이끄는 로직 TD팀.
삼성전자 제공

삼성전자가 로직 반도체(시스템 반도체)에서도 수직 적층 기술을 업계 최초로 구현했다. 이 차세대 반도체가 양산될 경우, 단위 면적 안에 더 많은 트랜지스터를 넣을 수 있어 전력 효율과 성능이 각각 2배씩 향상될 것으로 기대된다.

삼성전자는 17일 뉴스룸을 통해 반도체연구소 로직 TD팀이 게이트 피치 42나노미터(㎚) 수준의 3차원(3D) 적층 트랜지스터 구조를 세계 최초로 구현했다고 밝혔다. 해당 연구는 ‘2026 VLSI 심포지엄’에서 ‘베스트 페이퍼’로 선정됐다.

이번 연구의 핵심은 기존에 평면(2D) 위에 배치하던 트랜지스터를 수직으로 쌓아 반도체 집적도를 획기적으로 높인 것이다. 집적도란 단위 면적 안에 얼마나 많은 트랜지스터를 넣을 수 있는지를 나타내는 지표다.

3D 적층 구조는 앞서 메모리 반도체에 먼저 도입됐다. 낸드플래시의 V낸드(V-NAND)와 D램의 고대역폭 메모리(HBM)가 대표적이다. 메모리가 햄버거와 같은 패스트푸드라면, 로직은 파인다이닝에 비유된다. 중앙처리장치(CPU)·그래픽처리장치(GPU)처럼 연산과 제어를 담당하는 로직 제품은 고객의 요구사항을 까다롭게 맞춰야 한다. 연구팀의 정영채 TL은 “최근 요구사항은 단위 면적당 트랜지스터 수를 최대로 늘려달라는 것”이라며 “트랜지스터 간격을 줄이다 보면 소자 사이 전기가 통하지 않도록 하는 절연체가 얇아지는데 일정 두께 이하가 되면 절연 효과가 사라진다”고 설명했다.

삼성전자는 이를 해결하기 위해 트랜지스터를 위아래로 적층하는 구조를 적용했다. 이에 따라 같은 면적에서 차지하는 공간을 절반 수준으로 줄여 이론적으로 집적도를 2배 높일 수 있게 됐다. 같은 면적에 더 많은 트랜지스터를 집적할 수 있어 전력 효율은 2배, 성능은 최대 100% 향상될 수 있다는 설명이다.

또 연구팀은 이번 연구에서 42나노미터(㎚) 게이트 간격도 구현했다. 이는 기존 업계 기록인 48㎚보다 미세한 수준이다. 권욱현 마스터는 “현재까지 산업계에서 세계 최초로 구현한 세계 최소 크기의 트랜지스터”라고 강조했다.

연구팀은 이번 기술이 향후 AI와 고성능 컴퓨팅용 반도체 경쟁력 강화에도 기여할 것으로 기대하고 있다. 아울러 이번 연구를 바탕으로 실제 제품화를 위한 기술 개발을 이어간다는 계획이다. 권 마스터는 “이번 연구는 건축으로 비유하면 벽돌을 만든 것”이라며 “회로가 정상 동작하는지 확인하는 테스트 회로와 고속 임시 메모리 회로 등을 개발해 다음 걸음을 내딛으려 한다”고 밝혔다.

장진복 기자

세줄 요약

• 로직 반도체 3차원 적층 구조 세계 최초 구현
• 같은 면적 집적도 2배, 전력 효율·성능 향상 기대
• 게이트 피치 42나노미터, VLSI 베스트 페이퍼 선정